高速先生成员--黄刚高速先生在过去的10年内基本上做遍了不同拓扑结构不同主控芯片不同颗粒类型的DDR4设计和仿真。从这两年开始DDR5的仿真慢慢变多了在从DDR4切换到DDR5的过程中信号速率翻了一番从仿真中也发现了很多不同的设计差异点。像地址控制信号增加了ODT、数据DQ信号多了DFE均衡模块这些都在之前普及DDR5基础知识的文章中有介绍到了。那么今天Chris说点没说过的差异点讲讲比较重要的一根信号那就是地址组的时钟CLK信号看看它对比于DDR4的CLK有什么明显的差异哈下面就拿一个Rdimm上的DDR5设计给大家展开说说首先我们开门见山直接看看这根一拖多的CLK时钟信号在layout后的样子就是长下面那样。乍一看也没啥特别的不也还是差分线不也还是从头拖到尾和地址控制信号一样的拓扑结构嘛真的是这样吗难道大家就没发现这根CLK时钟信号比旁边的地址信号粗很多吗哦好像还真是根据传输线的阻抗原理同样情况下线宽比较粗那就是说明CLK的差分阻抗比较低啊到底有多低呢我们说了不算协议说了算哈。我们翻翻DDR5的行业协议上面是这样说的单端25欧姆那差分信号就是50欧姆理论上还会小于50欧姆因为有耦合啦这不是和DDR4的时钟设计有巨大甚至有点不能理解的差异了吗DDR4的时钟信号一般是80到100欧姆还算是一个比较正常的差分阻抗为啥到了DDR5突然要比较特殊差分阻抗直接砍一半那么离谱Chris知道你们不理解那就帮你们理解下很简单我们对比下把CLK信号做成上面的50欧姆的差分线和正常像下面那样的DDR4的80欧姆的时钟信号质量就知道了下图是按照DDR4的CLK做法控制80欧姆的时钟信号设计肉眼看过去是不是走线线宽就细了很多呢那么我们仿真下看看两种不同阻抗下的时钟信号质量首先我们看看常规按照80欧姆差分线设计的时钟信号质量重点关注末端的这个颗粒仿真结果如下所示感觉上也……还行啊时钟没有回沟唯一要吐槽的可能就是时钟的幅度有一点低协议的要求是峰峰值120mV能过但裕量感觉不是很多要不我们再看看CLK时钟设计为差分50欧姆的结果不卖关子直接给出如下所示哇这个时钟的信号质量感觉更完美了波形本身反射更小而且时钟的幅度更高了。把差分80欧姆的常规设计和50欧姆的特殊设计的时钟信号波形摆到一起来看对比就更明显了。看来升级到DDR5之后的确是有很多区别于DDR4的设计点哈就像本文这个例子一样一条平平无奇的CLK时钟信号居然还能通过阻抗变化来提升它的信号质量。看来速率高了之后DDR的设计难度还是会不断增大这也促使行业内去研究更多更新颖的设计点去不断优化让内存的速率能越做越高哈
